在VerilogHDL中调用VHDL的模块

作者: 编程技术  发布:2019-09-20

前不久意想不到要用到在VerilogHDL中调用VHDL的模块,从网络找了例程,把温馨会忘记的事物记在那边,。

2选1多路复用器的VHDL描述:
entity mux2_1 is
port(
dina : in bit;
dinb : in bit;
sel : in bit;
dout : out bit
);
end mux2_1;

architecture Behavioral of mux2_1 is
begin
dout <= dina when sel = '0' else dinb;
end Behavioral;
verilog中2选1多路复用器的例化:
module mux2_1_top
(
input dina,
input dinb,
input sel,
output dout
);
//------------------
// call mux2_1 module
mux2_1 u_mux2_1(
.dina ( dina ),
.dinb ( dinb ),
.sel ( sel ),
.dout ( dout )
);

endmodule

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